简易dds信号原设计

乡坝头的男人 2024-06-06 08:00:31

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1dds原理若对一正弦波形进行采样,每周期为 m 个采样点,分别记为 1～m。对应每次参考时钟 f c , 输出一个采样点,输出图中所示的一个周期的正弦,需要 m 个时钟周期,则输出的波形频率为 f a =f c/m。对于这种情况, 每次时钟到来时,相位累加器加 1 ,则就会在第 i 个时钟周期输出第 i 个采样点( i = 1～m) ,第 m + 1 个时钟输出第 1 个采样点,以此循坏,这时的相位累加器实际上是步进为 1 的模 m 计数器。如果每次时钟到来时, 总是间隔一个采样点输出,即相位累加器的步进为 2 ,这时在第 i 个周期输出第 2i 个采样点,输出波形如图 1. 2 的波形 b,显然波形 b 的频率是 a 的 2 倍,即 f b = 2 f a 。综上所述,如果相位累加器的步进为 b, 则输出波形的频率为 b×f a , f a 是最小的输出频率称为频率分辨率或步进间隔, b 为频率控制字。给定不同的频率控制字即可输出不同的频率。频率输出公式为: f 0 = fc/m* b2 在实际设计中,如果累加器长度为n ,则可以有2n 个存储单元存储采样数据,如果我们对一个周期的波形进行2n 个点的采样,即m = 2n , 此时输出频率f o 和系统时钟频率f c ,相 fc f0 = n b 2 位累加器长度n 以及频率控制字b的关系为: 为了使波形输出不失真,根据奈奎斯特定理, b最高为2 n - 1 。另外要提高dds 的精度,就需要分母越大越好,即采样点的个数越多,越接近实际波形。但实际上不可能提供如此之多的存储空间,这就需要对采样点进行量化。如图1 (c) 所示,如果量化单位为k,则前k 个点的值总是相同的,为采样值1 ,第二组k 个采样点的值为采样值2 ,以此类推,第i 组k 个采样点的值为采样值i , 共需要m/k个存储单元来存储m/k个采样点。 dds 的杂散来源之一就是相位累加器相位舍位造成的杂散。现有的频率控制主要采用二进制频率控制原理。这是因为 fpga 采用二进制的数据处理机制以及波形存储器的二进制寻址方式,所以通常情况下 mk、m、k 都是二进制整数,如 m = 2^n ,这就要求对计算结果进行十进制近似取舍,造成了波形发生器的输出频率以及频率分辨率存在无法消除的误差。3 dds 以数控振荡器的方式，产生频率、相位可控制的正弦，电路包括了基准时钟源、相位累加器、相位调制器、正弦rom 查找表、d/a 转换器和低通滤波器等。频率控制字n 和相位控制字m 分别控制dds 所输出的正弦波的频率和相位。dds 系统的核心是相位累加器，它由一个n 位累加器与n 位相位寄存器构成。时钟脉冲每触发一次，累加器便将频率控制数据与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位寄存器的数据输入端。相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下将进行线性相位累加，当相位累加器累加满时，就会产生一次溢出，以完成一个周期性的动作，这个周期就是dds 合成信号的一个频率周期，相位累加器的溢出频率就是dds 输出的信号频率。相位寄存器的输出与相位控制字相加，结果作为正弦查找表的地址。查找表由rom 构成，其内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中的一个相位点。查找表把输入地址信息映射成正弦波幅度信号，同时输出到d/a 转换器的输入端，通过d/a 可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号。低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。4相位累加器由 n 位全加器和 n 位累加寄存器级联而成, 对频率控制字的 2 进制码进行累加运算,是典型的反馈电路。在每个系统时钟沿 fclk 的控制下,n 位加法器将频率控制字 x 与累加寄存器输出的相位数据相加, 把相加后的结果再送至累加寄存器, 累加寄存器中新的相位数据既反馈到加法器的输入端, 以使加法器在下一fclk 时钟周期中继续与频率控制字x 相加, 同时累加寄存器的高m 位数值, 将作为查找rom 表中取样数据的地址值。rom 查找表中储存着一个完整周期的正弦波幅度信息, 通过取得的采样地址值进行查表, 从 rom 表中输出相应的波形采样数据(fout) , 送入 d/a 转换器,dac 输出阶梯波形, 再通过低通滤波器将波形数据转换成符合要求的模拟波形。library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m_add ** port (cp:in std_logic; m: in std_logic_vector(23 downto 0); en:in std_logic; clr:in std_logic; o: out std_logic_vector(23 downto 0) );end m_add;architecture one of m_add **signal temp:std_logic_vector(23 downto 0);signal m_temp:std_logic_vector(23 downto 0); beginprocess(clr,en,m,cp)beginm_temp<=m;if clr='1' thentemp<="000000000000000000000000";elsif (en='1'and (cp'event and cp='1'))thentemp<=temp+m_temp;end if;o<=temp;end process;end one;5 波形rom示意图其中步长的概念即为对数字波形查表的相位增量, 由累加器对相位增量进行累加, 每个时钟周期产生的累加器的高 m 位数值作为查表地址, 两个查表周期之间就存在一个相位增量, 当相位累加器加满时就会产生一次溢出, 即相位寄存器每经过2n /x 个fclk 时钟周期后回到初始状态, 相应的rom 查找表经过一个循 18 环回到初始位置, 整个 dds 系统输出一个正弦波, 这样就完成了一个波形采样值的查表和输出, 这个周期就是dds 产生波形的一个频率周期。当rom地址线上的地址(相位)改变时，数据线上输出相应的量化值(幅度量化序列)。需要指出的是因为波形 rom 的存储容量有限，相位累加器的字长一般不等于朋m地址线的位数因此在这个过程当中也又会引入相位截断误差d/a转换器将波形rom输出的幅度量化序列转化成对应的电平输出。将数字信号转换成模拟信号。但输出波形是一个阶梯波形，必须经过抗镜像滤波，滤除输出波形中的镜像才能得到一个平滑的波形。抗镜像滤波器一般是一个低通滤波器，它要求在输出信号的带宽内有较平坦的幅频特性，在输出镜像频率处有足够的抑止。end5该信息非法爬取自百度经验 20210311

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